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    • 专利摘要:
    本發明涉及製造非易失浮柵存儲單元的方法和由此製造的存儲單元。一種非易失存儲單元具有帶有頂表面的、第一導電型的單晶基板。第二導電型的第一區域在該基板中是沿著該頂表面的。第二導電型的第二區域在該基板中是沿著該頂表面的，與第一區域隔開。溝道區域是第一區域和第二區域。字線柵緊鄰第一區域地位於溝道區域的第一部分之上。字線柵被第一絕緣層從溝道區域隔開。浮柵位於溝道區域的另一部分之上。耦合柵位於浮柵的上表面之上並且被第三絕緣層從那裡絕緣。擦除柵鄰近於浮柵的第二側壁定位。擦除柵位於第二區域之上並且被從那裡絕緣。
    公开号:TW201322377A
    申请号:TW101129722
    申请日:2012-08-16
    公开日:2013-06-01
    发明作者:Chun-Ming Wang；bao-wei Qiao；Zu-Fa Zhang；Yi Zhang；Shiuh Luen Wang；Wen-Juei Lu
    申请人:Silicon Storage Tech Inc；
    IPC主号:H01L29-00
    专利说明:
    製造非易失浮柵存儲單元的方法和由此製造的存儲單元 技術領域
    本發明涉及一種製造非易失存儲單元的自對準方法，該非易失存儲單元具有浮柵和分離擦除柵，並且更加具體地其中該浮柵具有增強的邊緣以促進擦除操作。 背景技術
    具有用於在其上存儲電荷的浮柵的非易失存儲單元在本技術領域中是眾所周知的。參考第1圖，其中示出現有技術的非易失存儲單元10的截面視圖。存儲單元10包括具有第一導電型諸如P型的單晶基板12。具有第二導電型諸如N型的第一區域14在基板12的表面處或者靠近此處。也具有第二導電型的第二區域16與第一區域14隔開。溝道區域18在第一區域14和第二區域16之間。由多晶矽製成的字線20位於溝道區域18的第一部分之上。字線20被氧化矽(二氧化矽)層22從溝道區域18隔開。浮柵24緊鄰並且與字線20隔開，浮柵24也由多晶矽製成，並且位於溝道區域18的另一部分之上。浮柵24被通常也是氧化矽(二氧化矽)的另一絕緣層30從溝道區域18分離。也由多晶矽製成的耦合柵26位於浮柵24之上並且被另一絕緣層32從那裡絕緣。也由多晶矽製成的擦除柵28在浮柵24的另一側上，並且被從那裡隔開。擦除柵28位於第二區域16之上並且被從那裡絕緣。擦除柵28也緊鄰耦合柵26但是與耦合柵26隔開並且緊鄰耦合柵26的另一側。擦除柵28具有在浮柵24之上的微小懸突。在存儲單元10的操作中，在浮柵24上存儲的電荷(或者在浮柵24上不存在電荷)控制電流在第一區域14和第二區域16之間的流動。在浮柵24在其上具有電荷的情況下，浮柵24被編程。在浮柵24在其上不具有電荷的情況下，浮柵24被擦除。在USP 7,868,375中和在USP 6,747,310中充分地公開了存儲單元10，所述公開在這裡通過引用而被以其整體併入。
    存儲單元10如下地操作。在編程操作期間，當電荷被存儲在浮柵24上時，具有脈衝形狀的第一正電壓被施加到字線20，從而使得溝道區域18的、在字線20下面的部分是傳導性的。也具有脈衝形狀的第二正電壓被施加到耦合柵26。也具有脈衝形狀的第三正電壓被施加到擦除柵28。也具有脈衝形狀的電壓差被施加在第一區域14和第二區域16之間。第一正電壓、第二正電壓、第三正電壓和電壓差全部地被基本上同時地施加，並且基本上同時地終止。來自第一區域14的電子被吸引到在第二區域16處的正電壓。當它們靠近浮柵24時，它們經歷突然的、由被施加到耦合柵26和擦除柵28的電壓引起的電場的增加，從而使得電荷被注入到浮柵24上。因此，通過熱電子注入機制，編程發生。
    在當從浮柵24移除電荷時的擦除操作期間，高正電壓被施加到擦除柵28。地電壓能夠被施加到耦合柵26和/或字線20。通過隧穿通過在浮柵24和擦除柵28之間的絕緣層，在浮柵24上的電荷被吸引到擦除柵28。特別地，浮柵24可以形成有面向擦除柵28的銳利尖頭，由此促進電子從浮柵24通過該尖頭並且通過在浮柵24和擦除柵28之間的絕緣層而Fowler-Nordheim隧穿到擦除柵28上。如在USP7,868,375和USP6,747,310中公開地，可能有益的是，在浮柵24的側壁和浮柵24的頂表面之間具有銳利邊緣或者尖頭，從而在擦除操作期間，電子可以更加易於從浮柵24隧穿到擦除柵28。
    在讀操作期間，第一正電壓被施加到字線20以開啟溝道區域18在字線20之下的部分。第二正電壓被施加到耦合柵26。電壓差被施加到第一區域14和第二區域16。如果浮柵24被編程，即浮柵24存儲電子，則被施加到耦合柵26的第二正電壓不能克服在浮柵24上存儲的負電子並且溝道區域18在浮柵24之下的部分保持非傳導性。因此，無任何電流或者最小數量的電流將在第一區域14和第二區域16之間流動。然而，如果浮柵24未被編程，即浮柵24保持中性或者可能甚至存儲某些空穴，則被施加到耦合柵26的第二正電壓能夠使得溝道區域18在浮柵24之下的部分是傳導性的。因此，電流將在第一區域14和第二區域16之間流動。 發明概要
    本發明是一種製造非易失存儲單元的自對準方法，該非易失存儲單元具有帶有頂表面的、第一導電型的單晶基板。第二導電型的第一區域在該基板中是沿著該頂表面的。第二導電型的第二區域在該基板中是沿著該頂表面的，與第一區域隔開。溝道區域是第一區域和第二區域。字線柵緊鄰第一區域地位於溝道區域的第一部分之上。字線柵被第一絕緣層從溝道區域隔開。浮柵位於溝道區域的另一部分之上。浮柵具有被第二絕緣層從溝道區域分離的下表面和與下表面相對的上表面。浮柵具有鄰近於字線柵但與字線柵分離的第一側壁；和與第一側壁相對的第二側壁。第二側壁和上表面形成銳利邊緣，其中第二側壁的長度比第一側壁的長度大。上表面從第一側壁向上傾斜到第二側壁。耦合柵位於浮柵的上表面之上並且被第三絕緣層從那裡絕緣。擦除柵鄰近於浮柵的第二側壁定位。擦除柵位於第二區域之上並且被從那裡絕緣。
    本發明還涉及前面描述的存儲單元。 圖式簡單說明
    第1圖是帶有用於在其上存儲電荷的浮柵和分離擦除柵的、現有技術非易失存儲單元的截面視圖。
    第2-8圖是在用於製造本發明的存儲單元的本發明的方法中的過程步驟的截面視圖。
    第9圖是本發明的存儲單元的截面視圖。 具體實施方式
    參考第9圖，其中示出本發明的非易失存儲單元50的截面視圖。本發明的存儲單元50類似於第1圖所示存儲單元10。因此，將使用類似的數位來描述類似的部分。存儲單元50包括具有第一導電型諸如P型的單晶基板12。在優選實施例中，基板12的導電率約10S/m，其中“S”是電阻率的倒數，並且“m”是米。具有第二導電型諸如N型的第一區域14在基板12的表面處或者靠近此處。在優選實施例中，第一區域14的導電率約105S/m。也具有第二導電型的第二區域16與第一區域14隔開，第二區域16具有與第一區域14基本相同的導電性濃度(conductivity concentration)。溝道區域18在第一區域14和第二區域16之間。由多晶矽製成的字線20位於溝道區域18的第一部分之上。字線20被氧化矽(二氧化矽)層22從溝道區域18隔開。浮柵124緊鄰字線20並且與字線20隔開，浮柵124也由多晶矽製成，並且位於溝道區域18的另一部分之上。浮柵124具有被通常也為氧化矽(二氧化矽)的另一絕緣層30從溝道區域18分離的下表面52。浮柵124還具有與下表面52相對的上表面54。浮柵124還具有鄰近於字線柵20但與字線柵20分離的第一側壁56。第二側壁58與第一側壁56相對。浮柵124的第一側壁56的長度小於浮柵124的第二側壁58的長度。因此，浮柵124的上表面54從第二側壁58向下傾斜到第一側壁56。在浮柵124的第二側壁58和上表面54的結合部處是銳利邊緣60。
    也由多晶矽製成的耦合柵26位於浮柵124的上表面54之上並且被另一絕緣層32從那裡絕緣。也由多晶矽製成的擦除柵28鄰近於浮柵24的第二側壁58並且被從那裡隔開。擦除柵28位於第二區域16之上並且被從那裡絕緣。擦除柵28也緊鄰耦合柵26但與耦合柵26隔開並且緊鄰耦合柵26的另一側。擦除柵28具有在浮柵124之上的微小懸突。
    可以根據以下過程步驟製造本發明的存儲單元50。雖然以下過程步驟是為了製造用於70nm製程的存儲單元50，但是本發明不受如此限制。
    提供具有P導電型的單晶基板12。P導電性具有1015/cm3的濃度。基板12具有頂表面。氧化矽(二氧化矽)的第一絕緣層30在基板12的頂表面上。絕緣層30能夠通過在氧化爐中氧化該結構而形成並且被形成為具有約30埃的厚度。第一多晶矽層124在絕緣層30上形成。多晶矽層124具有大致400埃的厚度。多晶矽層124能夠通過沉積多晶矽而形成。此後，硬掩模層諸如氮化矽層70在多晶矽層124上形成。氮化矽70能夠通過沉積SiN形成。硬掩模70被圖案化和蝕刻，從而僅僅氮化矽70的某些部分保留在多晶矽層124的選定區域之上。所得結構在第2圖中示出。
    帶有被暴露的多晶矽層124的第2圖所示結構然後經歷各向同性多晶矽蝕刻過程，從而產生多晶矽層124的、遠離SiN70地向下傾斜的上表面54。在該優選實施例中，在250W功率下使用化學乾法蝕刻(CDE)(Shibaura CDE)並且使用CF4/O2/N2 15秒或者在800mTorr壓力和150W功率下使用電感耦合等離子體(ICP)蝕刻並且使用CF4/O2 15秒而進行各向同性蝕刻過程。當然，這些參數可以改變以產生所期傾斜輪廓。因為該過程是各向同性蝕刻，所以最靠近SiN 70的多晶矽124受到攻擊的程度最小，從而最遠離SiN的多晶矽124被以最大程度蝕刻。這產生了如此傾斜輪廓，其中多晶矽124在最靠近SiN 70處最厚，並且向下傾斜，並且在最遠離SiN 70處最薄。所得結構在第3圖中示出。
    氧化矽(二氧化矽)薄層72(厚度約150埃)然後在該結構之上沉積。這能夠通過低壓TEOS沉積進行。該結構的氧化矽(二氧化矽)層72然後被各向異性蝕刻，從而導致鄰近於硬掩模70的側面形成間隔物。所得結構在第4圖中示出。
    絕緣材料的複合層32在第4圖所示結構上，並且特別地在第一多晶矽124之上沉積。複合層32包括二氧化矽-氮化矽-二氧化矽或者ONO。通過在HTO過程中沉積二氧化矽，並且然後通過低壓CVD SiN沉積過程沉積SiN，隨後再次進行HTO氧化過程以沉積另一二氧化矽層以形成ONO層32，複合層32得以形成。ONO層32具有約160埃的厚度。第二多晶矽層26然後在ONO層32上沉積。第二多晶矽層26具有在約2，000埃的厚度，並且可以通過CVD多晶矽沉積過程形成。第二多晶矽層26然後經歷CMP(化學機械拋光)過程從而第二多晶矽層26的頂部與SiN 70的頂部“齊平”。多晶矽26然後經歷回蝕過程，從而多晶矽26的頂部由此低於SiN70的頂部水準。所得結構在第5圖中示出。
    二氧化矽層80然後在第5圖所示結構之上沉積。用於形成層80的過程能夠是通過HTO過程進行沉積。層80約1,000埃。二氧化矽層80然後被各向異性蝕刻，從而導致沿著SiN70的側面鄰近於ONO層32形成的間隔物80。所得結構在第6圖中示出。
    使用間隔物80作為掩模，第6圖所示結構被各向異性蝕刻，從而切割被暴露的第二多晶矽層26、在第二多晶矽層26下面的絕緣層(ONO)32、在ONO32下面的第一多晶矽層124，在第一絕緣層30處變得停止。雖然間隔物80(二氧化矽)被用作蝕刻停止，但是在蝕刻通過ONO層32的過程中，間隔物80的微小部分同樣將被蝕刻。然而，因為間隔物80是比較厚的(約1,000埃)，所以間隔物80的這種微小的蝕刻是無關緊要的。蝕刻在第一絕緣層30處變得停止，第一絕緣層30是另一二氧化矽層30。由二氧化矽構成的間隔物84然後在該結構上形成。這能夠如此進行，即，沉積二氧化矽層，隨後對該層進行各向異性蝕刻，當SiN 70被暴露時變得停止，從而產生間隔物84。間隔物84將第一多晶矽124(最終的浮柵)和第二多晶矽26(最終的耦合柵)與將被形成的、相鄰的字線柵絕緣。當然還可以使用任何其它類型的絕緣材料或者複合絕緣材料替代二氧化矽作為間隔物84。例如，間隔物84可以由SiN/SiO2製成，這將要求另外的掩蔽步驟以移除SiN硬掩模。所得結構在第7圖中示出。
    SiN硬掩模70被移除。這能夠通過SiN的各向異性乾法蝕刻隨後使用H3PO4進行濕法蝕刻而進行。因為第7圖所示結構的全部其餘部分均受到二氧化矽保護，所以那些結構未被蝕刻。此後，已被暴露的第一多晶矽124被各向異性蝕刻，直至到達第一絕緣層30。此後，執行掩蔽步驟從而覆蓋該結構的、除了在此處SiN 70已被移除的區域之外的全部部分。執行注入步驟，從而形成第二區域16。在微小的氧化矽濕法蝕刻之後，通過該結構的HTO氧化形成二氧化矽的薄層86，HTO氧化將已被暴露的多晶矽124氧化。所得結構在第8圖中示出。
    隨此之後進行掩蔽步驟，從而僅僅覆蓋SiN曾位於的區域。這隨後是利用各向異性蝕刻來蝕刻已被暴露的二氧化矽30。薄二氧化矽層22然後利用擴散爐生長以在與字線柵20隔開的溝道區域18之上形成。多晶矽然後在包括於SiN 70已被移除的區域各處得以沉積，並且鄰近於間隔物84沉積。另一掩蔽步驟是在多晶矽中的成形開口位置，在此處第一區域14將在基板12中形成。進行注入從而形成第一區域14並且摻雜字線柵20和擦除柵28。所得結構在第9圖中示出。
    根據前述，能夠看到，示出了一種製造分裂柵非易失快閃存儲單元的自對準過程。此外，該非易失快閃存儲單元的特徵在於，該浮柵具有鄰近於擦除柵的銳利邊緣，這增強了擦除操作。
    10,50‧‧‧存儲單元
    12‧‧‧基板
    14‧‧‧第一區域
    16‧‧‧第二區域
    18‧‧‧溝道區域
    20‧‧‧字線/字線柵
    22‧‧‧氧化矽(二氧化矽)層/薄二氧化矽層
    24‧‧‧浮柵
    26‧‧‧耦合柵
    28‧‧‧擦除柵
    30‧‧‧絕緣層/二氧化矽層
    32‧‧‧絕緣層/複合層/ONO層
    52‧‧‧下表面
    54‧‧‧上表面
    56‧‧‧第一側壁
    58‧‧‧第二側壁
    60‧‧‧銳利邊緣
    70‧‧‧氮化矽層/SiN
    72‧‧‧氧化矽(二氧化矽)薄層
    80‧‧‧二氧化矽層
    84‧‧‧間隔物
    86‧‧‧薄層
    124‧‧‧多晶矽/多晶矽層/浮柵
    第1圖是帶有用於在其上存儲電荷的浮柵和分離擦除柵的、現有技術非易失存儲單元的截面視圖。
    第2-8圖是在用於製造本發明的存儲單元的本發明的方法中的過程步驟的截面視圖。
    第9圖是本發明的存儲單元的截面視圖。
    12‧‧‧基板
    14‧‧‧第一區域
    16‧‧‧第二區域
    18‧‧‧溝道區域
    20‧‧‧字線/字線柵
    22‧‧‧氧化矽(二氧化矽)層/薄二氧化矽層
    26‧‧‧耦合柵
    28‧‧‧擦除柵
    30‧‧‧絕緣層/二氧化矽層
    32‧‧‧絕緣層/複合層/ONO層
    50‧‧‧存儲單元
    52‧‧‧下表面
    54‧‧‧上表面
    56‧‧‧第一側壁
    58‧‧‧第二側壁
    60‧‧‧銳利邊緣
    124‧‧‧多晶矽/多晶矽層/浮柵
    权利要求:
    Claims (9)
    [1] 一種非易失存儲單元，包括：具有頂表面的、第一導電型的單晶基板；沿著所述頂表面在所述基板中的、第二導電型的第一區域；與所述第一區域隔開的、沿著所述頂表面在所述基板中的、第二導電型的第二區域；在所述第一區域和所述第二區域之間的溝道區域；緊鄰所述第一區域位於所述溝道區域的第一部分之上的字線柵，所述字線柵被第一絕緣層從所述溝道區域隔開；位於所述溝道區域的另一部分之上的浮柵，所述浮柵具有被第二絕緣層從所述溝道區域分離的下表面，和與所述下表面相對的上表面；所述浮柵具有鄰近於所述字線柵但與所述字線柵分離的第一側壁；和與所述第一側壁相對的第二側壁，其中所述第二側壁和所述上表面形成銳利邊緣，所述第二側壁的長度比所述第一側壁的長度大，並且所述上表面從所述第一側壁向上傾斜到所述第二側壁；位於所述浮柵的所述上表面之上並且被第三絕緣層從那裡絕緣的耦合柵；和鄰近於所述浮柵的所述第二側壁定位的擦除柵；所述擦除柵位於所述第二區域之上並且被從那裡絕緣。
    [2] 根據申請專利範圍第1項的存儲單元，其中所述擦除柵懸突於所述浮柵的一部分之上。
    [3] 一種製造非易失存儲單元的方法，所述方法包括：在單晶基板上的第一絕緣層上形成第一多晶矽層；在所述第一多晶矽層上形成硬掩模，所述硬掩模位於所述第一多晶矽層的一部分之上；蝕刻所述第一多晶矽層從而所述多晶矽遠離所述硬掩模向下傾斜；在所述第一多晶矽層上形成第二絕緣層；在所述第二絕緣層上形成第二多晶矽層；掩蔽並且切割所述第二多晶矽層、所述第二絕緣層和所述第一多晶矽層；移除所述硬掩模；在所述硬掩模被移除的區域中蝕刻所述第一多晶矽層；在所述第一多晶矽層被蝕刻的區域中在所述第一多晶矽層之上形成隧穿層；在所述第一多晶矽被蝕刻的區域中並且在鄰近於所述第二多晶矽層、所述第二絕緣層和所述第一多晶矽層被切割的位置的部分中形成擦除柵；並且在所述基板中形成源區和漏區。
    [4] 根據申請專利範圍第3項的方法，其中所述硬掩模是氮化矽。
    [5] 根據申請專利範圍第3項的方法，其中所述第一絕緣層是二氧化矽。
    [6] 根據申請專利範圍第3項的方法，其中所述第二絕緣層是二氧化矽、氮化矽和二氧化矽的複合絕緣層。
    [7] 根據申請專利範圍第3項的方法，其中所述隧穿層是二氧化矽。
    [8] 根據申請專利範圍第3項的方法，其中所述蝕刻步驟在緊鄰所述第二絕緣層的所述第一多晶矽層的表面和被蝕刻的所述第一多晶矽層之間在所述第一多晶矽層中形成銳利邊緣。
    [9] 根據申請專利範圍第3項的方法，其中所述掩蔽和切割步驟進一步包括：形成犧牲層；各向異性地蝕刻所述犧牲層以形成鄰近於所述硬掩模的犧牲間隔物；使用所述犧牲間隔物進行掩蔽和切割。
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    法律状态:
    优先权:
    申请号 | 申请日 | 专利标题
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    PCT/US2012/050022|WO2013028358A1|2011-08-24|2012-08-08|A method of making a split gate non-volatile floating gate memory cell having a separate erase gate, and a memory cell made thereby|
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